新型的高速 ADC 都具備高模擬輸入帶寬（約為較大采樣頻率的 3 到 6 倍），因此它們可以用于許多欠采樣應用中。ADC 設計的較新進展極大地擴展了可用輸入范圍，這樣系統設計人員便可以去掉至少一個中間頻率級，從而降低成本和功耗。在欠采樣接收機設計中必須要特別注意采樣時鐘，因為在一些高輸入頻率下時鐘抖動會成為限制信噪比 (SNR) 的主要原因。

本系列文章共有三部分，“第 1 部分”重點介紹如何準確地估算某個時鐘源的抖動，以及如何將其與 ADC 的孔徑抖動組合。在“第 2 部分”中，該組合抖動將用于計算 ADC 的 SRN，然后將其與實際測量結果對比�！暗� 3 部分”將介紹如何通過改善 ADC 的孔徑抖動來進一步增加 ADC 的 SNR，并會重點介紹時鐘信號轉換速率的優化。

采樣過程回顧

根據 Nyquist-Shannon 采樣定理，如果以至少兩倍于其較大頻率的速率來對原始輸入信號采樣，則其可以得到完全重建。假設以 100 MSPS 的速率對高達 10MHz 的輸入信號采樣，則不管該信號是位于 1 到 10MHz 的基帶（首個Nyquist 區域），還是在 100 到 110MHz 的更高 Nyquist 區域內欠采樣，都沒關系（請參見圖 1）。在更高（第二個、第三個等）Nyquist 區域中采樣，一般被稱作欠采樣或次采樣。然而，在 ADC 前面要求使用抗混疊過濾，以對理想 Nyquist 區域采樣，同時避免重建原始信號過程中產生干擾。

 圖 1 100MSPS 采樣的兩個輸入信號顯示了混疊帶來的相同采樣點

時域抖動

仔細觀察某個采樣點，可以看到計時不準（時鐘抖動或時鐘相位噪聲）是如何形成振幅變化的。由于高 Nyquist 區域（例如，f1 = 10 MHz 到 f2 = 110 MHz）欠采樣帶來輸入頻率的增加，固定數量的時鐘抖動自理想采樣點產生更大數量的振幅偏差（噪聲）。另外，圖 2 表明時鐘信號自身轉換速率對采樣時間的變化產生了影響。轉換速率決定了時鐘信號通過零交叉點的快慢。換句話說，轉換速率直接影響 ADC 中時鐘電路的觸發閾值。

圖 2 時鐘抖動形成更多快速輸入信號振幅誤差

如果 ADC 的內部時鐘緩沖器上存在固定數量的熱噪聲，則轉換速率也轉換為計時不準，從而降低了 ADC 的固有窗口抖動。如圖 3 所示，窗口抖動與時鐘抖動（相位噪聲）沒有一點關系，但是這兩種抖動分量在采樣時間組合在一起。

圖 3 還表明窗口抖動隨轉換速率降低而增加。轉換速率一般直接取決于時鐘振幅。

SNRJitter[dBc]=-20×log(2π×fIN×tJitter)(2)

正如我們預計的那樣，利用固定數量的時鐘抖動，SNR 隨輸入頻率上升而下降。圖 4 描述了這種現象，其顯示了 400 fs 固定時鐘抖動時一個 14 位管線式轉換器的 SNR。如果輸入頻率增加十倍，例如：從 10MHz 增加到 100MHz，則時鐘抖動帶來的較大實際 SNR 降低 20dB。